PopisPrvní kontakt se zaměstnavatelem e-mailem nebo telefonicky v pracovní dny 11 - 15 hod.
Požadavky:
Základy VHDL/Verilog, OOP (C++) a práce s RTL simulací
Analytické myšlení, samostatnost i schopnost práce v týmu
Ochotu a schopnost učit se novým technologiím
Angličtinu slovem i písmem (minimálně na úrovni B2)
Výhodou:
Zkušenost s verifikací hardwaru pomocí UVM a jazyka SystemVerilog
Znalost verzovacích nástrojů (git, SVN)
Schopnost psát čitelný kód
Aktivní zájem o problematiku a sebevzdělávání
Vysokoškolské vzdělání v oboru
Zaměstnanecké výhody:
Příležitost pracovat s RISC-V, architekturou budoucnosti, Práci na inovativních procesorech pro Internet věcí a na jedinečné technologii jejich optimalizace, Stravenky, Sick days, Lekce angličtiny, Multisport karta. Možnost se v rámci pracovní doby vzdělávat (tzv. 90/10), Flexibilní pracovní doba, Prostor pro vlastní inovace a nápady, Možnost podílet se na celém vývojovém cyklu, od analýzy až po nasazení
Pracovní poměr na dobu určitou - 1 rok - s možností prodloužení na dobu neurčitou
Souhlas zaměstnavatele se zaměstnaneckou kartou
Minimální vzděláníÚSV SměnnostPružná pracovní doba PracovištěBožetěchova 1/2, Královo Pole, 612 00 Brno 12 Mzda minimálně35000 Kč Mzda maximálně45000 Kč Nastoupit od2018-09-01